Сравнительный анализ способов построения дешифраторов

Электроника

Abstract

Исследованы способы построения дешифраторов адреса, являющихся одним из основных узлов запоминающих устройств. Приведены система уравнений описания их выходного сигнала и выражения для определения числа двухвходовых логических элементов И-НЕ или ИЛИ-НЕ при одновременном использовании этих элементов для их построения. Рассмотрены 8- и 16 - разрядные дешифраторы с тремя схемотехническими решениями: линейные, на логических элементах И-НЕ и ИЛИ-НЕ и по предложенному методу, реализованные по КМОП технологии. Для проектирования дешифраторов адреса с целью обеспечения минимальной динамической рассеиваемой мощности анализированы предложенные два способа их создания, которые необходимо применять для правильного сочетания логических элементов. Проведены моделирование схем дешифраторов адреса со структурами 3×8 и 4×16 с тремя вариантами их построения с помощью программного средства Hspice, а также топологическое проектирование с помощью программного пакета Custome Designer. Полученные результаты моделирования и топологического проектирования рассмотренных дешифраторов адреса для разных режимов работы сведены в таблицу, построены графики зависимостей разбросов временных задержек и фронтов выходных сигналов. Дан сравнительный анализ временных характеристик, мощности и занимаемой площади рассмотренных дешифраторов адреса. Результаты сравнительного анализа показали, что предложенный метод обеспечивает малый разброс времен задержек и фронтов выходных сигналов, которые уменьшаются с увеличением разрядности дешифратора, что является важным показателем запоминающих устройств, и, кроме того, позволяет создать дешифраторы, в которых отсутствует возможность возникновения ложных сигналов, что в итоге приводит к уменьшению динамической рассеиваемой мощности.